[특강] 인텔 E-tile Hard IP를 사용한 "이더넷 디자인 및 디버깅 마스터하기"
2021-06-01 10:30~12:00
Intel / 김형숙 부장
배*훈2021-06-01 오전 10:51:51
답변 감사합니다. 공장자동화에 이더넷 통신을 사용하다보니, 속도도 중요하하지만 장비간 상호 통신. 즉, 신호간 안정성을 확보가 중요해서~~~intel12021.06.01
공장 자동화에서는 ethercat 등의 방식을 사용하는 것으로 알고 있습니다. ethercat 에 대한 Intel partner 사의 solution을 검토해 보실 수 있을 것 같습니다.조*묵2021-06-01 오전 10:51:27
Tx Rx Statistics에서 각 address에 bit 0,1 확인이 가능할까요?intel12021.06.01
statistics는 statistics register를 읽어 오는 것입니다.정*균2021-06-01 오전 10:51:04
고속 이더넷 구현에 있어서, FPGA 사용은 CPU 사용과 비교하여 설명해 주시는건지요? 이더넷 콘트럴러를 따로 사용할 필요는 없는건지요?intel32021.06.01
일반적인 Intel의 Ethernet MAC은 inline processing이 주가됩니다. 그리고, P-tile에서 소개되는 MCDMA /DPDK등을 통해 CPU의 고속 packet handling이 가능합니다.이*진2021-06-01 오전 10:49:46
PHY 도 인텔 FPGA chip 내부에 구현 가능한 것이지요? 속도가 어느정도까지 원되는 PHY IP가 내장 있는지요?Intel42021.06.01
PHY도 구현이 가능하며, Device에 따라서 지원 속도가 다릅니다. Stratix 10 TX device 같은 경우는 lane 당 25G Ethernet을 구현할 수 있습니다.이*진2021-06-01 오전 10:48:19
퀴즈 이벤트 정답 입력한게 바뀌는것 같습니다. 첫번쨰 참여하고 확인차 다시 들어갔더니 제가 선택하지 않은 것으 선택되어있습니다.e4ds2021.06.01
안녕하세요, 내부 테스트 결과 해당 오류는 발생하지 않고 있습니다. 답을 클릭하고 완료 버튼까지 누르신 후 확인 팝업까지 누르시면 제출 완료된 것이니 참고 부탁드립니다^^ 감사합니다!김*수2021-06-01 오전 10:48:09
Wiznet W5500 이더넷 칩과 차이점은 무엇인가요?intel12021.06.01
Wizent은 속도가 낮고 TCP/IP stack까지 올라가 있는 device로 알고 있습니다. Intel FPGA는 TCP/IP stack은 따로 구현하셔야 합니다.이*준2021-06-01 오전 10:47:47
반갑습니다.Intel42021.06.01
반갑습니다.정*진2021-06-01 오전 10:47:36
[질문] 디버깅 시 각 설정값에 대한 설정 노하우가 있을까요? 디버깅 시 최적의 설정을 위한 방안도 알려주시면 감사하겠습니다.intel12021.06.01
설정 노하우라 할만한 것이 따로 있지는 않습니다만, 설정에 대해서는 담당 FAE에게 문의하시기 바랍니다.손*환2021-06-01 오전 10:47:20
[질문] 인텔 E-tile Hard IP의 가장 우수한 특징은 무엇 인가요intel12021.06.01
100G까지의 MAC이 hard IP로 구현되어 있으며, RS FEC도 25G, 100G 사용이 가능합니다. hard IP이므로 다른 logic의 영향을 받지 않습니다.이*진2021-06-01 오전 10:43:52
ethernet tookit 에 대응하는 부분도 FPGA 내부에 구현이 되어야할 텐데요, 이 부분이 resource를 어느정도 사용하는지요? (FPGA 구현시 디버깅 기능을 넣으면 그에 따른 메모리 블럭 resource 사용량이 문제가 되는 경우도 예전에 봤습니다.)intel12021.06.01
Jtag interface를 이용하는 기능이라 내부 resource는 많이 사용하지 않습니다. 만약 example design을 사용하여 packet gen/checker 기능이 들어갈 경우에는 해당 로직이 FPGA core에 구현되므로 logic 은 추가됩니다.
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