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HDL과 IP 그리고 상위언어를 쉽게 합성하는 HLS 특강

2016-12-06 10:30~13:50

Intel / 양준식 차장

웨비나정보 웨비나Q&A

  • 신*기2016-12-06 오전 10:54:53

    좋은 세미나 감사합니다. 쿼터스는 보지 않았지만, microblaze와 비슷해 보이네요. 나중에 기회가 되면 ,공부해 보겟습니다.

  • intel12016.12.06

    네 Nios ii 라고 soft processor가 있습니다.

  • 강*현2016-12-06 오전 10:53:00

    HLS로 design이 많이 되고 있나요?

  • intel12016.12.06

    현재 Promotion단계입니다. 향후의 저변 확대를 위해 노력중에 있습니다.

  • 이*혁2016-12-06 오전 10:52:47

    IP단위 블록 구분과 Clock tree 배분 및 power reduction은 어떤 방법이 쓰이나요?

  • intel12016.12.06

    클럭 트리와 파워환경은 IP 블럭을 Qsys로 다 연결 후 합성하여 확인하실 수 있으며, EPE(얼리 파워 에스티메이션)을 통해서 확인하실 수 있습니다.

  • 정*규2016-12-06 오전 10:52:41

    모든 FPGA에 적용이 가능한가요?

  • intel32016.12.06

    Altera FPGA는 가능 합니다.

  • 신*욱2016-12-06 오전 10:52:03

    아쉽네요. 너무 HLS 소개관련 내용만 있는것 같아서요. 기술세미나도 기대해 보겠습니다.

  • intel32016.12.06

    네 감사합니다.

  • 이*호2016-12-06 오전 10:52:03

    MAX10 지원 되나요?

  • intel32016.12.06

    CPLD를 제외한 FPGA는 가능합니다.

  • 김*열2016-12-06 오전 10:51:59

    처음 접속시 바로 설문이 뜨던데요, 저도 이미 한 것으로 나오네요.

  • e4ds12016.12.06

    네, 설문창이 바로 나오고 있고요, 설문지는 한 번만 작성해 주시면 됩니다. ^^

  • 이*훈2016-12-06 오전 10:51:49

    포괄적으로만 진행하시니 실례를 한 번정도 표현해 주시면 훨씬 좋았으리라 생각합니다

  • intel22016.12.06

    참고하여, 다음 webinar시에는 적용하도록 하겠습니다.

  • 김*수2016-12-06 오전 10:51:34

    궁금한점이 있는데 C++기반으로 RTL을 작성하면 컨버젼하는 과정에서 미스되는 부분이나 실제 사용했을때 적용이 안되는 경우가 있을꺼같은데 신뢰도는 어느정돈가요??

  • intel32016.12.06

    실제 디자인 환경에서 사용한 사례가 있습니다. 현재까지는 문제없이 동작 하고 있습니다.

  • 이*호2016-12-06 오전 10:51:00

    지원되는 device가 한정되어 있나요?

  • intel22016.12.06

    CPLD를 제외한 나머지 FPGA군입니다. 아마도 Resource 측면에서 FPGA만 지원하는것으로 보입니다.
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