미세공정의 발달로 10nm SoC는 1cm2의 면적에 수십억 개의 소자를 내장할 수 있게 되었습니다. 그만큼 칩 전체 수준에서의 동적 시뮬레이션이나 기존 물리적 검증 및 회로 검증 기술로는 정확하게 확인할 수 없거나, 또 확인하기 어려운, 낯설고 복잡한 신뢰성 조건이 생겨나고 있습니다. 칩 전체 설계 검증 작업이 28nm 이하 규모의 기술에 꼭 필요한 절차로 대두되는 이유입니다. 이에 정적 시뮬레이션과 정적 전압 전달을 논리 지향적 레이아웃 분석과 함께 활용하는 새로운 방식이 ESD, LUP 및 TDDB 문제를 신속 정확하게 검증하는 자동 신뢰성 설계 검증을 지원합니다.
칩 전체 설계 검증 작업의 필요성
미세공정의 발달로 10nm SoC는 1cm2의 면적에 수십억 개의 소자를 내장할 수 있게 되었습니다. 그만큼 칩 전체 수준에서의 동적 시뮬레이션이나 기존 물리적 검증 및 회로 검증 기술로는 정확하게 확인할 수 없거나, 또 확인하기 어려운, 낯설고 복잡한 신뢰성 조건이 생겨나고 있습니다. 칩 전체 설계 검증 작업이 28nm 이하 규모의 기술에 꼭 필요한 절차로 대두되는 이유입니다.
동적 시뮬레이션의 한계와 정적 디자인 룰의 발달
동적 시뮬레이션은 주로 셀/트랜지스터 수준에서 사용되어왔습니다. 그러나 칩 전체 수준에서 활용하는 것은 불가능합니다. 회로 규모가 크고 조밀하여 현실적인 런타임으로 신뢰할 만한 시뮬레이션 결과를 내놓기 위해 처리할 데이터가 너무 많기 때문입니다. 파운드리와 IDM은 회로 설계자를 위한 신뢰성 설계 키트를 제공하고 있습니다. 그러나 그저 지침으로만 정의되는 것들도 있어 EDA 툴에서 이를 실제로 구현해야 한다는 사실은 거의 감안하지 않습니다. 정적 디자인 룰을 이용하는 것은 칩 전체 수준 설계 단계의 신뢰성 문제를 관리하는 현실적이고 효과적인 방법입니다.
CALIBRE PERC 신뢰성 플랫폼 사용 자동 신뢰성 검증
‘CALIBRE PERC 신뢰성 플랫폼’은 파운드리에서 만든 일반규칙과 설계팀에서 따로 만든 맞춤규칙을 모두 사용하는 신뢰성 검증 작업을 수행하기 위해 고안되었습니다. 이 플랫폼은 토폴로지 제한 사항을 이용하여 올바른 회로 구조가 마련되었는지 검증합니다. 또한, netlist와 레이아웃(GDS) 정보를 동시에 사용하여 레이아웃 관련 매개변수와 회로 종속적인 검사를 모두 통합한 전기적 검사를 수행할 수 있습니다.
정적 분석 방식의 자동 신뢰성 설계 검증
정적 시뮬레이션과 정적 전압 전달을 논리 지향적 레이아웃 분석과 함께 활용하는 새로운 방식은 ESD, LUP 및 TDDB 문제를 신속 정확하게 검증하는 자동 신뢰성 설계 검증을 지원합니다. 여러 새로운 방법론과 CALIBRE PERC 신뢰성 플랫폼과 같은 툴을 사용하면 설계가 광범위하고 조밀한 칩 전체의 신뢰성 문제를 보다 쉽게 확인할 수 있습니다. 따라서 최종제품이 시장에서 요구하는 성능과 수명을 확보할 수 있게 합니다.
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